常見的硬件筆試面試題目參考
建立時間(Setup Time)和保持時間（Hold time），常見的硬件筆試面試題目1。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。見圖1。
如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。
如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
1 建立時間和保持時間示意圖
2什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？
在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。
產(chǎn)生毛刺叫冒險。
如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。
解決方法：一是添加布爾式的.消去項，二是在芯片外部加電容。
3 用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
4 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？
線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門，自我介紹《常見的硬件筆試面試題目1》。
同時在輸出端口應加一個上拉電阻。
5 什么是同步邏輯和異步邏輯？
同步邏輯是時鐘之間有固定的因果關系。
異步邏輯是各時鐘之間沒有固定的因果關系。
6 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
12，5，3.3
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？
PAL，PLD，CPLD，F(xiàn)PGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包
括原理圖和PCB圖）到調(diào)試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？
電源的穩(wěn)定上，電容的選取上，以及布局的大小。
11 用邏輯門和cmos電路實現(xiàn)ab+cd
12 用一個二選一mux和一個inv實現(xiàn)異或
13 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。
Delay < period - setup - hold
14 如何解決亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。
15 用verilog/vhdl寫一個fifo控制器