硬件系統(tǒng)設計與應用研究
FPGA硬件系統(tǒng)設計與應用研究
摘 要：FPGA是英文Field-Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列。在現(xiàn)代的數(shù)字電路系統(tǒng)的設計中，F(xiàn)PGA器件發(fā)揮著越來越重要的作用。作為可編程器件的一種，在短短十多年時間里，F(xiàn)PGA逐漸從電力電子設計外圍器件演變?yōu)閿?shù)字電路的核心器件，在通信、計算機、汽車、航空航天等領域都有廣泛的使用。由于半導體技術工藝的進步，F(xiàn)PGA設計技術也得到了飛躍式的突破。本文主要對當前FPGA器件的先進技術進行研究和總結，并且著重對FPGA器件硬件系統(tǒng)的設計和應用進行分析和研究。
關鍵詞：FPGA；原理；硬件設計；應用技術
1 FPGA的簡介
當前使用硬件的描述語言完成電路設計，都可以通過簡單的匯總和合理的布局，然后快速燒錄到FPGA器件上進行基本的測試，這也是當代數(shù)字系統(tǒng)設計進行檢驗的主流技術。這些可編程器件可以用來實現(xiàn)基本邏輯門的電路，也可以實現(xiàn)一些更復雜的組合功能例如數(shù)學的方程式、解碼器等等。大多數(shù)的FPGA器件里，包含著一些記憶性元件，如觸發(fā)器，或者一些其它的更為完整、性能更為優(yōu)越的記憶塊。
設計師可以根據自己的需要按照可編輯的鏈接將FPGA器件內部的邏輯模塊連接在一起，仿佛一整個電路的實驗板被裝在一個電子芯片內，這些出廠后的FPGA器件的連接方式以及邏輯塊的使用都可以根據設計者不同的設計而進行改變，從而能完成不同的邏輯功能。
當你在進行的電子設計使用到FPGA器件時，你不得不需要努力地解決好電源管理、器件配置、IP集成、完整信號輸出等硬件系統(tǒng)的設計問題。在進行硬件設計時，你需要注意以下幾個問題：
1.1合理分配I/O信號
無論是哪種情況，在進行I/O信號分配時，都必須牢記以下共同的步驟：
1）用表格列出所有需要分配的I/O信號，并按照他們的重要性依次進行排列，比如電壓、端接方法、I/O標準、相關時鐘等；
2）檢查校驗模塊之間的兼容性；
3）利用以上的表格和兼容準則，先把受限制最大的信號分配到引腳上，最后分配那些受限最小的信號。因為受限制大的信號往往只能分配到特定的引腳上；
4）將剩余的信號分配到較為合適的地方。
雖然靜態(tài)電流所帶來的功耗和動態(tài)功耗相比可以忽略不計，但對一些供電設備卻十分重要。引發(fā)靜態(tài)電流因素眾多，比如沒有完全接通或關斷的I/O 端口、三態(tài)電的驅動器的下拉或上拉電阻，除此之外，保持編程信息也會需要一定靜態(tài)功率。
2 FPGA應用技術的設計原則
從上文中對FPGA內部的硬件結構分析可看出，F(xiàn)PGA器件的時序邏輯非常豐富，不同于其他的可編程器件。因而對于FPGA來說，應該有一整套能夠有效利用其內部豐富的時序邏輯功能的技術，而不同于其他一般的可編程器件的設計技術。由于其獨特的優(yōu)越性，F(xiàn)PGA被越來越多的設計人員所使用，其設計技術被許多的設計者所掌握。在FPGA的實際應用中，使用最合理的設計方法，能很大程度的改善FPGA在應用中出現(xiàn)的漏洞和問題，進而全面提高設計性能。
2.1使用層次化的設計技術
使用層次化的設計的系統(tǒng)一般分成若干頂層模塊，而每一個頂層的模塊下又有若干個小模塊，并以此類推。層次化的設計模塊，可以是描述原理圖的結構圖，也可以是經過邏輯語言所描述、表現(xiàn)的實體。
使用層次化的設計對于系統(tǒng)的模塊劃分非常的重要，模塊劃分的'不合理，將會導致整個系統(tǒng)的設計不合理，從而使系統(tǒng)的性能下降，這樣層次化的系統(tǒng)甚至要比沒有經過層次化設計的系統(tǒng)效果更差。
使用層次化設計的主要優(yōu)點有以下兩個方面：增強設計可讀性，增加設計重復使用的可能性。
2.2使用同步系統(tǒng)設計技術
所有時序電路具有同一個性質――如果要使所設計的電路正常工作，必須嚴格的執(zhí)行事先定義好的邏輯順序。如果不按照此順序執(zhí)行，將會把錯誤數(shù)據寫進存儲單元，從而導致錯誤的操作。同步系統(tǒng)的設計方法，也就是使用全分布周期性的同步信號使系統(tǒng)中所有的存儲單元進行同時更新，這是執(zhí)行這一時序有效進行的普遍的設計方法。電路的設計功能是通過產生時鐘信號并按照時序嚴格執(zhí)行來實現(xiàn)的。
對于靜態(tài)的同步設計，必須滿足下面的兩個條件：
1.每一個邊緣敏感的部件其時鐘的輸入應該是一次輸入時鐘的某一個函數(shù)；并仍和一次時鐘輸入的時鐘信號。
2.所有的存儲單元都應該是具有邊緣敏感特性，在該系統(tǒng)中不存在電平敏感的存儲單元。
我們對于FPGA器件的同步設計的理解就是全部狀態(tài)的改變都是由主時鐘所觸發(fā)，同一個系統(tǒng)不同的功能模塊可以是部分異步的，但是模塊與模塊之間必須是同步的。正如CPU的設計一樣，所有的電路都和系統(tǒng)的主時鐘是同步的。相比于異步設計，同步設計具有很多的優(yōu)點，但進行同步設計時仍然需要考慮很多方面的因素。例如，在選取時鐘時，需要考慮以下幾點：首先，由于大部分的器件都是由時鐘的上跳沿觸發(fā)，這要求時鐘信號的延差要很��；其次，時鐘信號的頻率通常很高；第三，時鐘信號一般是負載較重的信號，因此合理地進行負載分配是很重要的。除此之外，在進行FPGA器件的應用時，還要考慮模塊的復位電路、時序同步電路等實際問題。
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